FPGA Validation Celator a été : Ecrit en RTL Verilog HDL
{"Image DocumentName": "FPGA Validation Celator a \u00e9t\u00e9 : Ecrit en RTL Verilog HDL", "Image ImageDescription": "Simul\u00e9 par Mentor Modelsim. Synth\u00e9tis\u00e9 (FPGA) par Mentor Precision RTL. Plac\u00e9 et rout\u00e9 par Xilinx ISE. T\u00e9l\u00e9charg\u00e9 dans une carte FPGA Xilinx Virtex II. Les tests sur FPGA ont \u00e9t\u00e9 faits \u00e0 l\u2019aide de la suite ARM developper.", "Image XResolution": "37", "Image YResolution": "37", "Image ResolutionUnit": "Pixels/Centimeter", "Image Software": "SlidePlayer", "Image YCbCrPositioning": "Centered"}